Analisi dei tempi nella progettazione di PCB ad alta velocità

Per i progettisti di sistemi digitali, l'analisi dei tempi è una parte importante della progettazione di circuiti stampati ad alta-velocità. Soprattutto con l'emergere del bus da 100 M, dopo che la velocità del fronte del segnale ha raggiunto i picosecondi, le prestazioni del sistema dipendono maggiormente dal design-front-end, che richiede un'analisi e un calcolo della temporizzazione accurati all'inizio del progetto. L'analisi dei tempi e l'integrità del segnale sono inseparabili e una buona qualità del segnale è la chiave per garantire le relazioni temporali. È probabile che problemi di qualità del segnale causati da riflessione, diafonia e altri fenomeni portino a spostamenti temporali e disordine, e dobbiamo considerare i due insieme durante la progettazione.

Il punto di partenza dell'analisi temporale è determinare lo schema di progetto in base alla creazione del segnale o alla relazione del tempo di attesa. Questo metodo attraversa l'intero processo di progettazione, compresa la progettazione dei circuiti integrati, la progettazione della scheda e la progettazione del sistema.

Il tempo{0}}di{1}}volo si riferisce alla differenza dal momento in cui il segnale viene inviato al momento in cui il segnale è stabile all'estremità ricevente e viene utilizzato per esprimere il ritardo causato dal cablaggio e dal carico . Nel caso di bassa velocità, può essere determinata con un metodo approssimativo, ma nella progettazione di circuiti stampati ad alta-velocità, deve essere determinata con un metodo di simulazione a causa di fattori quali il carico e l'effetto della linea di trasmissione. Dopo aver determinato il tempo di volo, il calcolo del tempo può essere implementato utilizzando una tabella o un metodo manuale per verificare se il segnale soddisfa i requisiti di campionamento del segnale e attesa. Allo stesso modo, invertire questo processo per ottenere le regole di lunghezza del percorso.

La caratteristica della modalità di clock comune è che gli orologi dei ricetrasmettitori sono forniti dalla sorgente di clock comune. Ha due caratteristiche. Uno è che i dati devono raggiungere l'estremità ricevente entro un ciclo, e il secondo è che la differenza di clock ha una grande influenza sui tempi.

Di solito quando l'orologio e i dati sono guidati dallo stesso tipo di interfaccia, il calcolo della temporizzazione deve solo considerare la differenza di fase tra di loro. In caso contrario, la differenza di fase (come la lunghezza del cablaggio) deve essere regolata in base al tempo di volo. Il metodo nel senso che l'instradamento del clock di dati è di uguale lunghezza diventa inefficace.

Nella progettazione, altri fattori come il rumore di commutazione, l'interferenza tra i-simboli e i circuiti non{1}}ideali hanno un impatto sulla fase del segnale. Pertanto, da un lato, dovremmo ragionevolmente aggiungere margini di progettazione nella progettazione dei tempi e, dall'altro, dobbiamo adottare altri metodi di progettazione per ridurre l'influenza dell'interferenza.